Silicide와 Salicide 공정

1. Silicide공정

   Silicide의 목적은 낮은 접촉 저항을 확보하고, 쇼트키 특성 배제 및 접촉 저항 특성을 보유하기 위함입니다. FEOL에서 구성한 Transistor의 단자들과 BEOL에서 만든 배선 사이에 실리콘과 금속의 접합으로 연결되는데, 실리콘-금속의 화학적 접합으로는 본연의 기능 수행에 어려움이 있기 때문에 Silicide라는 중간 형태의 접합층을 두어 실리콘과 금속 사이에 정상적으로 전압에 비례하는 전류가 흐르도록 유도해야 합니다. 

 

  MOS 구조에서 중간에 절연막이 없는 형태를 확인해 봅시다. 금속-실리콘 물리적 접합은 두 가지 경우 중 한 가지 특성을 나타냅니다. 실리콘에서 금속 쪽으로 전자들이 한 방향으로만 이동하거나(쇼트키 접합, Schottky Junction) 혹은 양방향으로 전자들이 자유롭게 이동(저항 접합, Ohmic Contact)하는 형태입니다. 쇼트키 접합은 PN 접합과 저항 접합의 중간 형태라 볼 수 있습니다.

 1-1. 쇼트키 접합(Schottky Junction)과 쇼트키 장벽(Schottky Barreir)

   쇼트키 장벽은 금속-실리콘 접합에서 나타나는 현상으로, 전자들이 실리콘에서 금속으로 흐르되 금속에서 실리콘 방향으로 흐르지 못하게 막는 역할을 합니다. 이러한 장벽 특성을 나타내는 금속-실리콘 접합을 쇼트키 접합이라고 합니다. 즉 쇼트키 접합은 실리콘 -> 금속 방향으로 저항 성분이 매우 낮고, 금속 -> 실리콘 방향으로 저항이 매우 높아서 금속에서 실리콘 방향으로 캐리어(전자)가 이동하지 못하는 것입니다.

 

 1-2. 결핍영역

   외부에서 인가전압이 없을 때 Si은 Dopant에 의해 도핑되어 다수 Carrier가 확보된 상태이며, 금속에 접합(화학적)되면 다수 Carrier가 금속으로 확산 방식으로 들어갑니다. 이때 실리콘 영역에서는 Carrier들이 빠져나가므로 결핍 영역이 발생하는데, 경계면에 가까울수록 잉여 전자들이 많이 떨어져 나가므로 양성화율(Positive Charge)이 노습니다.

 

  금속막으로 경계면을 넘어온 전자들이 얇게 몰려 있는 전차층(금속막)과 결핍 영역 사이 전계가 형성되어 Capacitor 기능을 합니다. 일정 시간이 지나면 전자가 양방향으로 이동하는 것을 방해합니다. 그중 전자가 금속에서 실리콘 방향으로 이동하는 것을 더욱 높은 저항으로 막아섭니다. 그러나 결핍 영역이 한쪽만 형성되어 있어서 PN 접합보다는 약합니다. 외부에서 전압 인가 시 결핍 영역은 도핑된 실리콘에서만 형성된 만큼 쇼트키 접합이 PN 접합에 비해 순방향 전압 강하(Vth)와 역방향 전압강하(Vr) 모두 낮습니다.

 

 1-3. 실리사이드(Silicide) 접합의 저항(Ohmic) 기능

   Silicide를 형성해 쇼트키 장벽을 낮춰 낮은 비저항(면저항)을 가진 저항 접합 구조에서는 전자가 금속->실리콘 or 실리콘->금속 으로 흐를 수 있습니다. 금속-실리콘 접합에서 쇼트키 장벽이 나타나지 않도록 해야 하는 이유는, Tr의 각 단자(소스, 드레인)와 금속을 연결할 때 쇼트키 다이오드 효과가 나타나면, Tr의 드레인 정션/소스 정션의 다이오드 효과가 겹쳐져 Tr이 정상적으로 동 잘할 수 없습니다.

 

  쇼트키 접합을 피하려면, 금속-실리콘 접합을 낮은 저항성 동작으로 바꾸도록 금속막의 접합면 부근의 금속 재질을 변경(비저항이 낮은 것으로)하는 일련의 실리사이드 작업을 거쳐야 합니다. 실리 사이드는 금속과 실리콘의 중간 단계로 능동 소자 역할을 하는 쇼트키 기능을 수동 소자 기능을 하는 면저항 성분으로 변경하고, 면저항 값 자체를 의도하는 레벨까지 낮춰줍니다. 금속막 형성하기 전, 실리콘 사이에 두께가 얇은 베리어 금속막(TiN) 형성 후 Annealing을 하면 금속 성분이 실리콘을 파고들어 가 Silicide가 형성됩니다. 그러면 Silicide-금속 접합면이 형성될 때 나타내는 쇼트키 특성이 저항 특성으로 변합니다. 

 

2. Salicide 공정

   Self-Alignment(자체 정렬)와 Silicide(실리사이드)의 합성어입니다. 금속 입자가 실리콘 격자 속으로 확산해 실리사이드층을 자동으로 형성하는 공정을 말합니다. 결정격자를 이루는 실리콘과 금속원소의 혼합물인 실리사이드를 만들기 위해서는 금속막을 증착시킨 후, Annealing 방식으로 높은 열 에너지를 가해 금속 원자가 실리콘 원자와 결합하도록 만들어야 합니다.

 

  Salicide를 적용하기 위해서는 STI(Shallow Trench Isolation)가 Tr 좌우에 구축되어 인접 트랜지스터와 상호 연결하는 누설 전류를 차단합니다. 금속 박막을 증착한 뒤 Annealing 방식으로 열에너지(500~900도)를 인가하면 금속 원소가 하부 막질로 확신하여 격자를 구성하는 실리콘 원자들과 결합합니다.

 

 

  살리사이드는 실리사이드가 스스로 정렬됐다는 의미입니다. 이는 금속막 증착 후 어닐링을 통해 하부막에 자동으로 실리사이드 막이 설치되기 때문에 붙인 명칭입니다. 게이트 단자에 실리사이드 막으로 형성된 폴리사이드는 폴리실리콘과 실리사이드의 합성어로, 게이트 층이 폴리층이므로 이곳에 실리사이드가 만들어졌다는 의미입니다. 소스나 드레인 단자에 생성된 실리사이드는 그냥 실리사이드층이라고 합니다. 실리사이드 층이 만들어지면 상부에 있는 금속막은 쓸모가 없어지므로 식각을 통해 제거(Strip)합니다.  

 

  Silicide 층이 Wafer 표면에 드러나면, 상부에 금속성 재질로 연결되는 Contact 공정을 진행합니다. 이때 실리사이드 재질에 따라 비저항 값이 정해져 소스/드레인/게이트 단자와 Contact 사이에 Schottky Diode 특성이 없어져 저항성 기능을 가집니다. Tr의 입체적 크기는 축소되는 방향이므로 단자와 금속 사이 접촉되는 면적이 줄어들 수밖에 없는데 당연히 면저항(Rs) 값도 상승하게 됩니다. 그러나 Silicide 층을 통과하는 전자의 입장에서는 높은 저항이 허용되지 않으므로, 금속 재질을 변경하고 공정 온도를 조정해서라도 저항치를 낮춰야 합니다. 

 

 

출처 :

news.skhynix.co.kr/post/silicide