MOSFET 기초

1. MOS FET

   Metal Oxide Semiconductor Field Effect Transistor의 약자로 MOSFET은 비휘발성 메모리인 플레쉬 메모리와 휘발성 메모리인 DRAM의 기본 원리 및 구조입니다. 또한 P Channel과 N Channel 의 MOSFET 2개가 직렬로 구성되어 입력은 Gate에 출력은 Drain에 같이 연결된 CMOS(Complementry metal oxide semiconductor)가 있습니다. MOS는 반도체 설계 기술이고, FET은 반도체 제품입니다. 기술과 제품이 합쳐져서 MOSFET이 되고 이를 MOS라고도 부릅니다. 이 때 CMOS는 2개의 PMOS, NMOS가 상보적으로 합쳐진 트랜지스터입니다.

 

  흔히 Source(S), Drain(D)가 표시되어 있는데 특별한 구분은 없습니다만, 상대적 전압이 더 낮은 곳이 S가 되고 전압이 더 높은 곳이 D가 됩니다. 이것이 N형의 경우이고, P형의 경우는 반대가 됩니다.

 

  N,P의 구분은 Source와 Drain의 전류 이동에 기여하는 캐리어가 전자 OR 양공의 차이입니다.  mosfet은 다양한 종류가 있지만 N형처럼 자유전자가 이동하면 NMOS, P형처럼 양공이 이동하면 PMOS로 구분합니다. 

 

  CMOS에서 2개의 MOSFET은 각각 ON과 OFF 스위치로 간주될 수 있습니다. 2가지 장점이 있는데 잡음내성과 낮은 소비 전력입니다. 같은 입력 신호에 대해 P Channel, N Channell이 서로 반대로 동작하므로 전원 전압과 접지 사이에 기본적으로 흐르는 전류 누설이 거의 없어져 높은 밀도의 논리 기능 칩이 가능하며, 한쪽 트랜지스터는 꺼져 있기 때문에 순간적인 전력만 소비하므로 소비 전력이 낮습니다. 

 

  결과적으로 게이트 전압에 입력되는 제어 펄스를 1에서 0으로 변경하거나 0에서 1로 변경할 때 노이즈 없이 입력 신호를 출력할 수 있습니다. 

1-1. WL(Word Line), BL(Bit Line)

    어느 디바이스든 각 셀을 동작 시키기 위해 인가하는 전압은 2가지로 나뉩니다. 두 전압은 각각 게이트와 드레인 단자에 인가 됩니다. 게이트 단자로는 전압이 워드 라인 (Word Line, WL)을 통해 들어가고, 드레인 단자로는 비트 라인 (bIT lINE, BL)을 타고 전달됩니다.

 

 

 

2. SRAM

   SRAM은 Static Random-Acess Memory로 휘발성 메모리입니다. 각 비트가 4개의 트랜지스터로 이루어진 두 쌍의 인버터에 저장되며, 한 개의 BIT를 저장하기 위해 일반적으로 6개의 트랜지스터가 필요합니다. 

  실제 SRAM 메모리는 단일 셀로 구성된 것이 아니라 여러개의 SRAM Cell의 집합, 즉 ARRAY 형태로 이루어져 있습니다. 예를 들어 256 Bit SRAM이면 256개의 SRAM Cell이 16*16 배열 형태로 구성되어 있습니다. 따라서 많은 SRAM Cell중 읽고/쓰기를 원하는 특정 cell에 접근하려면 고유의 주소, 즉 위치를 알아야 합니다. 우리는 이를 bitline, wordline을 통해 정의하기로 합니다. 가로줄을 wordline, 세로줄을 bitline입니다.

  SRAM은 양단의 전압차에 의해 읽고/쓰기 동작을 하기 때문에 두 개의 BL을 구분하기 위해 BL과 (~BL)로 명명합니다. BL과 ~BL은 서로 반대되는 데이트를 갖습니다.

2-1 Hold mode (대기 동작)   

     WL = 0 (Low)일 때  Acess tr이 off 가 되어 인버터 래치 회로에서 현재 값이 유지 되고, 이런 정적 특성으로  sram의 s는 static을 의미합니다.

2-2 Read (읽기 동작) 

   SA가 BL간의 전압차를 증폭시켜 데이터를 읽는 것입니다. SRAM의 Bit cell은 누설 전류와 사이즈 측면에서 매우 작게 설계되기 때문에 그 전압차를 판별하기 힘듭니다. 따라서 BL과 ~BL를 Vdd로 precharge하고 cell data에 의해 발생하는 전압차를 sense amplifier를 통해 증폭시킵니다.

    1. precharge BL to Vdd & Set WL to 1 (High)

    2. Acess internal node with BL & ~BL

    3. Diff.voltage at BL & ~BL is amplified by sense amplifier

    4. Output is either Vdd or GND

    5. Return to hold mode

2-3 Write (쓰기 동작) 

   WL = 1(High)인 상태에서 쓸 데이터를 BL에 주면 데이터가 써집니다. BL과 ~BL에는 각각 반대의 데이터를 주어야 합니다. Hold mode로 돌아가 WL=0이 되면 access tr이 꺼지면서 새로운 데이터가 들어가 지지 않아 내부 래치 회로에서 현재 값을 유지하게 됩니다. 이에 따라 DRAM처럼 주기적 refresh 해줄 필요가 없습니다.

 

   1. Set WL to 1(High)

   2. Write data by setting BL & ~BL

   3. Return to hold mode

 

출처 :

1) m.blog.naver.com/applepop/220926446937  

전계효과트랜지스터(FET, MOSFET)의 원리

2) letsucceeed.tistory.com/75

3) m.blog.naver.com/PostView.naver?isHttpsRedirec=true&blogid=laonple&logNo=220923427487